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基于FPGA的毫米波多目標(biāo)信號形成技術(shù)的研究
摘要：毫米波多目標(biāo)信號形成是實(shí)現(xiàn)毫米波雷達(dá)模擬器的關(guān)鍵技術(shù)，要求目標(biāo)分辨精度高、時(shí)延差值達(dá)ns級是其顯著特點(diǎn)。介紹一種基于可編程邏輯器件FPGA的多目標(biāo)信號產(chǎn)生的新方法。實(shí)踐結(jié)果表明應(yīng)用FPGA實(shí)現(xiàn)目標(biāo)之間的延具有延時(shí)精度高、系統(tǒng)可靠性好等特點(diǎn)。近年來，精確制導(dǎo)武器的研制已經(jīng)成為現(xiàn)代武器研制的一大熱點(diǎn)，而毫米波多目標(biāo)信號發(fā)生器正是精確制導(dǎo)武器研制的關(guān)鍵手段。毫米波多目標(biāo)信號發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達(dá)多目標(biāo)回波信號，在實(shí)際雷達(dá)系統(tǒng)前端不具備的條件下對雷達(dá)系統(tǒng)后級進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規(guī)的多目標(biāo)信號產(chǎn)生方法如使用數(shù)字延時(shí)線產(chǎn)生多目標(biāo)之間的延時(shí)，其控制不靈活，并且有些延時(shí)線需要接ECL電源，使用不方便也增加了設(shè)計(jì)的復(fù)雜度。使用分立元件實(shí)現(xiàn)延時(shí)則使電路元件過多，電路的穩(wěn)定性及延時(shí)的精確性也會大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號的方法，針對毫米波多目標(biāo)信號回波之間距離分辨率要求高的特點(diǎn)，采用現(xiàn)場可編程門陣列(FPGA)實(shí)現(xiàn)回波之間的時(shí)延。本文詳述了使用FPGA控制及產(chǎn)生延時(shí)多目．標(biāo)信號間精確延時(shí)的設(shè)計(jì)方法。該方法實(shí)現(xiàn)電路體積小、穩(wěn)定性高，同時(shí)使延時(shí)精度得到了很大的提高，具有很好的工程應(yīng)用價(jià)值。
1 多目標(biāo)信號產(chǎn)生器
為了精確制導(dǎo)武器研制的需要，本信號發(fā)生器根據(jù)外部設(shè)定的工作方式及工作參數(shù)產(chǎn)生相應(yīng)的毫米波雷達(dá)中頻多目標(biāo)信號。每個(gè)脈沖的開始保持嚴(yán)格的初相值，脈沖寬度間的多普勒信號調(diào)制要求回波目標(biāo)信號相一致，目標(biāo)之間的距離分辨率為0．3m，目標(biāo)回波間延時(shí)范圍為0~10ns。整個(gè)系統(tǒng)基于DSP FPGA結(jié)構(gòu)，高速DSP主要生成多目標(biāo)信號產(chǎn)生器的回波數(shù)據(jù)，設(shè)計(jì)中采用靜態(tài)RAM擴(kuò)充存儲一個(gè)相干區(qū)的回波信號的程序及數(shù)據(jù)，用EPROM存儲相位表。FPGA實(shí)現(xiàn)所有的控制、地址發(fā)生等邏輯及產(chǎn)生多回波信號回波間分辨率為2 ns的時(shí)延。輸入輸出的顯示由單片機(jī)控制。圖1所示為多目標(biāo)信號發(fā)生器產(chǎn)生一路模擬回波信號的結(jié)構(gòu)框圖，回波數(shù)據(jù)包含I、Q兩路數(shù)據(jù)，系統(tǒng)中每路回波信號數(shù)據(jù)采用兩片雙口RAM進(jìn)行存儲。將從雙DA輸出的各路模擬回波信號相加(1支路與1支路相加，Q支路與Q支路相加)，然后進(jìn)行正交調(diào)制得到毫米波雷達(dá)模擬器多目標(biāo)中頻信號。整個(gè)系統(tǒng)結(jié)構(gòu)簡單、體積小、可靠性高。
回波信號包括目標(biāo)信號、噪聲和雜波信號兩部分。利用回波數(shù)學(xué)方程考慮目標(biāo)雜波特性以及隨機(jī)噪聲，產(chǎn)生運(yùn)動目標(biāo)的多普勒回波信號的數(shù)學(xué)方程為：
Si=Aiexp[-j 4πfi/c（R0-ut）] G1（t） G2（t）
其中fi=f0 i△f，i=0，1，…，255；G1（t）為高斯白噪聲，G2(t)為雜波。高速DSP根據(jù)目標(biāo)要求的信號幅度、多普勒頻率、信號所處的距離單元等計(jì)算所需目標(biāo)信號數(shù)據(jù)。對噪聲的模擬，考慮到噪聲是由系統(tǒng)內(nèi)部產(chǎn)生，采用窄帶高斯白噪聲為模型。對雜波信號的模擬，由于雜波是系統(tǒng)外產(chǎn)生，分為地雜波、海雜波、氣象雜波等，其數(shù)學(xué)模型多種多樣，故把這部分作為可重加載模塊實(shí)現(xiàn)。對不同的雜波模型，以不同的程序塊實(shí)現(xiàn)。由DSP計(jì)算出的回波數(shù)字信號經(jīng)雙DA進(jìn)行數(shù)模轉(zhuǎn)換，輸出模擬的回波基帶信號。DSP與雙DA間用雙口RAM接口，這樣可實(shí)現(xiàn)數(shù)據(jù)高速、可靠及靈活的調(diào)度。雙口RAM的地址信號由VIRTEX-II系列FPGA提供。設(shè)計(jì)中，將雙DA轉(zhuǎn)換時(shí)鐘之間應(yīng)用FPGA實(shí)現(xiàn)了0、2、4、6、8和10ns的可變時(shí)延差，因此雙DA輸出的兩路回波基帶信號之間相應(yīng)地產(chǎn)生了0、2、4、6、8和10ns的延時(shí)。從而達(dá)到了模擬出的兩路回波之間的延時(shí)范圍為0~10ns， 目標(biāo)之間達(dá)到0．3m的距離分辨率的設(shè)計(jì)要求。
2 多目標(biāo)信號間高精度高可靠性延時(shí)的設(shè)計(jì)與實(shí)現(xiàn)
多目標(biāo)信號各目標(biāo)回波之間的距離體現(xiàn)在回波之間的時(shí)延上，多目標(biāo)信號產(chǎn)生器的各回波之間的時(shí)延由FPGA產(chǎn)生。DSP將計(jì)算出的回波信號數(shù)據(jù)存儲在雙口RAM中，然后由雙DA讀出數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換輸出模擬的回波信號。FPGA需要為數(shù)據(jù)轉(zhuǎn)換提供時(shí)序控制信號、讀數(shù)據(jù)時(shí)的地址信號及雙DA的轉(zhuǎn)換時(shí)鐘信號等；將時(shí)鐘信號經(jīng)過FPGA進(jìn)行精確的延時(shí)，延時(shí)后的信號作為雙口RAM讀出數(shù)據(jù)時(shí)地址發(fā)生器的時(shí)鐘信號，將延時(shí)后的信號與DSP提供給雙DA的初始化信號相與后提供給雙DA作為數(shù)據(jù)轉(zhuǎn)換時(shí)鐘。
產(chǎn)生各目標(biāo)回波間時(shí)延有多種方法，如采用分立元件實(shí)現(xiàn)，但這種方法存在電路復(fù)雜、可靠性差等缺點(diǎn)。本文采用FPGA器件實(shí)現(xiàn)回波間高精度的延時(shí)具有電路簡單、功能強(qiáng)、修改方便和可靠性高等優(yōu)點(diǎn)。VIRTEX-II系列FPGA器件有4～12個(gè)數(shù)字時(shí)鐘管理器DCM，每個(gè)DCM都提供了應(yīng)用范圍廣、功能強(qiáng)大的時(shí)鐘管理功能。如時(shí)鐘去時(shí)滯、頻率合成及移相等。它利用延時(shí)鎖定環(huán)DLL，消除時(shí)鐘焊盤和內(nèi)部時(shí)鐘引腳間的擺動，同時(shí)它還提供多種時(shí)鐘控制技術(shù)，實(shí)現(xiàn)時(shí)鐘周期內(nèi)任意位置的精確相位控制，非常適合時(shí)序微調(diào)應(yīng)用，對設(shè)置和保持時(shí)序?qū)?zhǔn)非常關(guān)鍵。
DCM相移具有可變相移和固定相移兩種模式。設(shè)計(jì)中，由于延時(shí)量由用戶外部輸入提供，故采用可變相移模式。在可變相移模式中，用戶可以動態(tài)地反復(fù)將相位向前或向后移動輸入時(shí)鐘周期的1／256�？勺兿嘁颇Ｊ街�，相移控制針如表1所示。當(dāng)PSEN信號有效，則相移值可以由與相移時(shí)鐘PSC
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