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DSP接口效率的分析與提高
摘要：分析了導(dǎo)致DSP系統(tǒng)接口效率低下的幾種情況，重點(diǎn)敘述了相應(yīng)的提高效率的設(shè)計(jì)方法，并提供了電路圖和源程序。近幾年來，數(shù)字信號處理器（DSP）得到了廣泛的應(yīng)用。由于DSP采用程序空間和數(shù)據(jù)空間分離的哈佛結(jié)構(gòu)，對程序和數(shù)據(jù)并行操作，使之成倍地提高了處理速度；再加上流水線技術(shù)，使得DSP的指令周期多為10ns級。而與之配套的外圍器件卻沒有像DSP那樣猛地發(fā)展。首先，DSP與外圍器件之間的速度差異日益顯著，大部分外圍器件的讀寫周期在50ns以上，即使是最快的靜態(tài)RAM，其讀寫周期亦為8ns左右，也只能與50MHz以下的DSP直接接口；其次，一些領(lǐng)域的器件在設(shè)計(jì)時(shí)并沒有考慮與DSP接口，以至于不能直接接入DSP總線，如CAN總線控制器SA1000采用地址總線與數(shù)據(jù)總線分時(shí)復(fù)用的總線接口。這使得DSP與許多外部器件難以接口，特別是在與多個外部器件接口或者與總線不兼容的外部器件接口時(shí)，常常會出現(xiàn)因接口處理不當(dāng)而導(dǎo)致接口效率低下的情況。當(dāng)DSP對外部器件的操作頻率很高時(shí)，接口效率的高低將對系統(tǒng)的運(yùn)行速度產(chǎn)生不可忽略的影響。
1 多個外設(shè)的情況
當(dāng)DSP與低速器件接口時(shí)，可以通過設(shè)置DSP片內(nèi)的等待狀態(tài)產(chǎn)生控制寄存器（WSGR），在相應(yīng)的程序空間、數(shù)據(jù)空間或I/O空間產(chǎn)生1～7個等待周期，以使DSP的訪問速度能和低速器件相匹配。當(dāng)在同一空間內(nèi)既有低速器件又有高速器件時(shí)，通常WSGR的延時(shí)值被設(shè)置成與速度最慢的器件相一致，以保證DSP對所有的器件都能進(jìn)行正確的訪問。若對高速器件的操作很頻繁，則這種對整個空間的延時(shí)將極不合理地降低系統(tǒng)速度。例如，有些系統(tǒng)在程序空間同時(shí)擴(kuò)展有RAM和ROM。而ROM的速度一般遠(yuǎn)遠(yuǎn)低于RAM，其訪問周期一般為100～200ns，即使DSP和RAM的訪問速度均可達(dá)到25ns，但對整個數(shù)據(jù)空間進(jìn)行延時(shí)后，DSP也只能以ROM的訪問速度（100～200ns）對RAM進(jìn)行訪問。
在這種情況下，首先應(yīng)考慮使用軟件方法提供效率。其方法是默認(rèn)的情況下將WSGR設(shè)置成與高速器件一致，當(dāng)要訪問低速器件時(shí)再修改WSGR的值。DSP常常對外部件進(jìn)行連續(xù)操作，在這種情況下，軟件方法還是比較有效的。但最大問題在于增加了軟件負(fù)擔(dān)和不穩(wěn)定因素。
顯然，效率最高的情況是，既不需要修改WSGR，DSP又能以外部器件本身的速度對它們進(jìn)行訪問。事實(shí)上，只要能夠產(chǎn)生適當(dāng)?shù)男盘柨刂艱SP的READY端，就可以達(dá)到這個目的。DSP在開始一個外部總線的操作后，會在每一個CLKOUT信號（DSP的時(shí)鐘輸出）的上升沿時(shí)刻對READY端進(jìn)行查詢，若READY為低，則保持總線的狀態(tài)不變，然后在下一個CLKOUT上升沿時(shí)刻兩次查詢，直至查詢到READY為高時(shí)結(jié)束本次總線訪問。
下面的設(shè)計(jì)實(shí)例中介紹的硬件等待電路（見圖1）能夠?qū)崿F(xiàn)這個功能。它針對不同的外部器件產(chǎn)生相應(yīng)的等待信號送到DSP的READY端，實(shí)現(xiàn)硬等待。其核心器件采用了廣泛應(yīng)用的通用邏輯陣列（GAL），GAL的引腳定義與圖1相對應(yīng)。使用GAL器件使硬件設(shè)計(jì)變得簡單而靈活，可以完成比較復(fù)雜的邏輯關(guān)系。
例如，頻率為50MHz的DSP在數(shù)據(jù)空間外擴(kuò)有RAM和ROM各一片，訪問周期分別為70ns和150ns，地址空間分別為0x8000～0x8fff和0x9000～0x9fff。由DSP的主頻可知，對RAM和ROM的訪問各需插入3個和7個等待周期。下面給出GAL源文件的關(guān)鍵部分（它們使用匯編程序FM的格式編寫）：
Q0：=/Q0*/RD /Q0*/WR
Q1：=/Q0*Q1*/RD Q0*/Q1*/RD /Q0*Q1*/WR
Q0*/Q1*/WR
Q2：=/Q1*Q2*/RD /Q0*Q1*Q2*/RD Q0*Q1*/Q2*/RD
/Q1*Q2*/WR /Q0*Q1*Q2*/WR Q0*Q1*/Q2*/WR
；構(gòu)成一個三位的二進(jìn)制計(jì)數(shù)器
；Q2為最高位、Q0為最低位
；對讀信號或?qū)懶盘柕膶挾冗M(jìn)行計(jì)數(shù)
GAL_READY.OE=VCC
/GAL_READY=/DS*A15*/A14*/A13*/A12*/Q1 /DS*A15*/A14*/A13*A12*Q1*/A0
;為RAM的訪問插入3個周期
/DS*A15*/A14*/A13*A12*/Q0
/DS*A15*/A14*/A13*/Q1
/DS*A15*/A14*/A13*A12*/Q2
；為ROM的訪問插入7個周期
圖2是一個與寫時(shí)序?qū)?yīng)的時(shí)序圖，其中在下三角符號標(biāo)出的時(shí)刻，DSP對READY端進(jìn)行查詢。
這種方法能夠充分使用硬件的速度，并且對軟件是透明的，不會增加編程人員的負(fù)擔(dān)。
圖3 DSP與SJA1000的接口原理圖
2 總線不兼容的情況
有一類芯片的總線接口是分時(shí)復(fù)用的，如CAN總線控制器SJA1000。SJA1000有8位的數(shù)據(jù)和地址復(fù)用的總線，可以和多種MCU直接相連。一次總線操作開始時(shí)，總線先傳遞此次操作訪問的地址，在ALE信號將地址鎖存后，再進(jìn)行數(shù)據(jù)讀寫。而DSP的數(shù)據(jù)總線和地址總線被并行地引出，這種并行結(jié)構(gòu)比分時(shí)復(fù)用的串行結(jié)構(gòu)先進(jìn)，有著高一倍的帶寬。但DSP被設(shè)計(jì)時(shí)并沒有考慮過會在芯片外將并行的總線再串行化，也就是沒有設(shè)計(jì)相應(yīng)的輔助信號來完成這種轉(zhuǎn)換。這使得完全使用硬件方法進(jìn)行串行轉(zhuǎn)換比較困難。
此類問題通常使用軟件和硬件配合解決，并不真正地靠硬件進(jìn)行園，而是把一次總線操作分解成兩步。先把此次操作的目標(biāo)地址作為數(shù)據(jù)送到總線上，同時(shí)通過硬件產(chǎn)生一個鎖存信號將其鎖
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