通信工程本科畢業(yè)論文開題報(bào)告
開題報(bào)告是寫畢業(yè)論文的第一個(gè)任務(wù)，其作用是闡述論文選題依據(jù)以及講述初步構(gòu)思的實(shí)驗(yàn)思路。
課題名稱：基于FPGA的交通燈控制設(shè)計(jì)
1. 綜述本課題國內(nèi)外研究動(dòng)態(tài)，說明選題的依據(jù)和意義
交通燈是城市交通監(jiān)管系統(tǒng)的重要組成部分，對于保證機(jī)動(dòng)車輛的安全行駛，維持城市道路的順暢起到了重要作用。目前很多城市交叉路口的交通燈實(shí)行的是定時(shí)控制，燈亮的時(shí)間是預(yù)先設(shè)定好的，在時(shí)間和空間方面的應(yīng)變性能較差，一定程度上造成了交通資源的浪費(fèi)，加重了道路交通壓力。而在EDA技術(shù)的基礎(chǔ)上，利用FPGA的相關(guān)知識(shí)設(shè)計(jì)的交通燈控制系統(tǒng)，可以根據(jù)實(shí)際情況對燈亮?xí)r間進(jìn)行自由調(diào)整，具有一定的實(shí)用性。
FPGA以其不可替代的地位及伴隨而來的極具知識(shí)經(jīng)濟(jì)特征的IP芯片產(chǎn)業(yè)的崛起，正越來越受到業(yè)內(nèi)人士的密切關(guān)注。FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。目前以硬件描述語言(Verilog或VHDL)所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip-flop)或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA包括了一些相對大數(shù)量的可以編輯邏輯單元，F(xiàn)PGA邏輯門的密度在幾萬到幾百萬個(gè)邏輯單元之間。在系統(tǒng)結(jié)構(gòu)上FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。
目前應(yīng)用比較廣泛的硬件描述語言就是VHDL(Very HighSpeed Integrated Circuit Hardware Description Language)，它最早是由美國國防部提出來的。VHDL是一種全方位的硬件描述語言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)三個(gè)不同層次的設(shè)計(jì)，支持結(jié)構(gòu)、數(shù)據(jù)流、強(qiáng)，因此在實(shí)際應(yīng)用中越來越廣泛。VHDL的主要特點(diǎn)有:作為硬件描述語言的第一個(gè)國際標(biāo)準(zhǔn)，VHDL具有很強(qiáng)的可移植性;具有豐富的模擬仿真語句和庫函數(shù)，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬，因而能將設(shè)計(jì)中邏輯上的錯(cuò)誤消滅在組裝之前，在大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)功能的可行性;設(shè)計(jì)層次較高，用于較復(fù)雜的計(jì)算時(shí)能盡早發(fā)現(xiàn)存在的問題，從而縮短設(shè)計(jì)周期;VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換;支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用;對于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表;VHDL用源代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活又方便，同時(shí)也便于設(shè)計(jì)結(jié)果的交流、保存和重用。
隨著硬件描述語言VHDL的普及以及FPGA器件的廣泛應(yīng)用，它必將在硬件設(shè)計(jì)領(lǐng)域發(fā)揮更為重要的作用。
2. 研究的基本內(nèi)容，擬解決的主要問題
本設(shè)計(jì)課題用FPGA來實(shí)現(xiàn)交通燈的設(shè)計(jì)，本設(shè)計(jì)現(xiàn)要研究的相關(guān)內(nèi)容主要有：
(1) 交通燈的設(shè)計(jì)方案;
(2) 該系統(tǒng)具有顯紅、黃、綠三種指示燈，依次循環(huán)交通燈等功能;
(3) 各功能模塊的設(shè)計(jì)與實(shí)現(xiàn);
(4) 如何用VHDL編寫源程序;
(5) 根據(jù)要求實(shí)現(xiàn)的功能完成相關(guān)各模塊源程序的設(shè)計(jì);
(6) 對所構(gòu)造的電路進(jìn)行仿真，調(diào)試。
本課題為交通燈的設(shè)計(jì)及其FPGA實(shí)現(xiàn)，關(guān)于研究途徑考慮在EDA技術(shù)的基礎(chǔ)上，利用FPGA的相關(guān)知識(shí)設(shè)計(jì)交通燈控制系統(tǒng)，可以根據(jù)實(shí)際情況對燈亮?xí)r間進(jìn)行自由調(diào)整，整個(gè)設(shè)計(jì)系統(tǒng)通過QuartusⅡ軟件進(jìn)行了模擬仿真，并下載到FPGA器件中進(jìn)行硬件的調(diào)試，驗(yàn)證設(shè)計(jì)的交通信號(hào)燈控制電路完全可以實(shí)現(xiàn)預(yù)定的功能，具有一定的實(shí)用性。所設(shè)計(jì)的交通信號(hào)燈控制電路，主要適用于在兩條干道匯合點(diǎn)形成的十字交叉路口，路口設(shè)計(jì)兩組紅綠燈分別對兩個(gè)方向上的交通運(yùn)行狀態(tài)進(jìn)行管理。交通燈的持續(xù)閃亮?xí)r間由鍵盤輸入控制。
(1) 設(shè)兩組紅綠燈方向分別為A、B，當(dāng)B方向的`紅燈亮?xí)r，A方向?qū)?yīng)綠燈亮，由綠燈轉(zhuǎn)換成紅燈的過渡階段黃燈亮，即B方向紅燈亮的時(shí)間等于A方向綠燈和黃燈亮的時(shí)間之和。同理，當(dāng)A方向的紅燈變亮?xí)r，B方向的交通燈也遵循此規(guī)則。各干道上安裝有數(shù)碼管，以倒計(jì)時(shí)的形式顯示本道各信號(hào)燈閃亮的時(shí)間。
(2) 整個(gè)系統(tǒng)主要由分頻模塊、控制模塊、計(jì)數(shù)模塊、分位模塊以及顯示電路構(gòu)成。分頻模塊主要將系統(tǒng)輸入的基準(zhǔn)時(shí)鐘信號(hào)轉(zhuǎn)換為1 Hz的激勵(lì)信號(hào)，驅(qū)動(dòng)計(jì)數(shù)模塊和控制模塊工作。
控制模塊根據(jù)計(jì)數(shù)器的計(jì)數(shù)情況對交通燈的亮滅及持續(xù)時(shí)間進(jìn)行控制，并通過分位電路將燈亮?xí)r間以倒計(jì)時(shí)的形式通過數(shù)碼管顯示出來。
計(jì)數(shù)模塊主要實(shí)現(xiàn)累加循環(huán)計(jì)數(shù)，計(jì)數(shù)的最大值由鍵盤輸入控制，輸出的計(jì)數(shù)值為控制模塊的燈控提供參考。
分位模塊的設(shè)計(jì)主要是將燈亮?xí)r間分為十位和個(gè)位，通過兩個(gè)相應(yīng)的數(shù)碼管分別顯示出來。
(3) 利用硬件描述語言VHDL編程，借助Altera公司的QuartusⅡ軟件環(huán)境下進(jìn)
行編譯及仿真測試，通過FPGA芯片實(shí)現(xiàn)一個(gè)實(shí)用的交通信號(hào)燈控制系統(tǒng)，設(shè)計(jì)采用EDA技術(shù)，不但大大縮短了開發(fā)研制周期，提高了設(shè)計(jì)效率，而且使系統(tǒng)具有設(shè)計(jì)靈活，實(shí)現(xiàn)簡單，性能穩(wěn)定的特點(diǎn)。
3. 研究步驟、方法及措施
(1)硬件設(shè)計(jì)
硬件設(shè)計(jì)運(yùn)用EDA技術(shù)，采用并行技術(shù)和自上而下的設(shè)計(jì)方法，在頂層進(jìn)行層次劃分和結(jié)構(gòu)設(shè)計(jì)。 為實(shí)現(xiàn)交通燈控制的功能，完成設(shè)計(jì)要求，采用模塊化設(shè)計(jì)。 本設(shè)計(jì)預(yù)計(jì)分為四個(gè)模塊：時(shí)鐘分頻模塊;控制模塊;計(jì)數(shù)模塊;分位模塊。 交通燈各模塊模塊劃分如下圖1所示。
�、俜诸l模塊主要將系統(tǒng)輸入的基準(zhǔn)時(shí)鐘信號(hào)轉(zhuǎn)換為1 Hz的激勵(lì)信號(hào)，驅(qū)動(dòng)計(jì)數(shù)模塊和控制模塊工作。
�、诳刂颇K根據(jù)計(jì)數(shù)器的計(jì)數(shù)情況對交通燈的亮滅及持續(xù)時(shí)間進(jìn)行控制，并通過分位電路將燈亮?xí)r間以倒計(jì)時(shí)的形式通過數(shù)碼管顯示出來。
�、塾�(jì)數(shù)模塊主要實(shí)現(xiàn)累加循環(huán)計(jì)數(shù)，計(jì)數(shù)的最大值由鍵盤輸入控制，輸出的計(jì)數(shù)值為控制模塊的燈控提供參考。
④分位模塊的設(shè)計(jì)主要是將燈亮?xí)r間分為十位和個(gè)位，通過兩個(gè)相應(yīng)的數(shù)碼管分別顯示出來。
(2)軟件設(shè)計(jì)
將系統(tǒng)分成的四部分利用VHDL的編程語言在QuartusII的仿真環(huán)境進(jìn)行來實(shí)現(xiàn)時(shí)鐘分頻、交通燈控制，數(shù)碼管計(jì)數(shù)和交通燈燈亮?xí)r間分位等模塊功能。并進(jìn)一步進(jìn)行模擬仿真進(jìn)行驗(yàn)證結(jié)果是否滿足課題要求。
(3)下載仿真 將利用VHDL語言在QuartusII的環(huán)境下整體設(shè)計(jì)的交通燈運(yùn)行和控制的程序燒制一下，再利用EDA實(shí)驗(yàn)箱，將其下載到EDA的實(shí)驗(yàn)箱并設(shè)置相關(guān)按鈕進(jìn)行仿真測試來驗(yàn)證所做交通燈控制器的效果。
4. 研究工作進(jìn)度
第5周 收集相關(guān)資料。
第6周 設(shè)計(jì)方案，包括系統(tǒng)設(shè)計(jì)、原理圖設(shè)計(jì)。
第7周~第13周 采用QUARTUS II實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)、調(diào)試。
第14周~第15周 下載、系統(tǒng)改進(jìn)，并進(jìn)行畢業(yè)論文的撰寫。
第16周 修改并提交最終版畢業(yè)論文。
第17周 畢業(yè)答辯。
5. 主要參考文獻(xiàn)
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