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vhdl在FPGA設(shè)計(jì)中的應(yīng)用
集成電路設(shè)計(jì)規(guī)模及復(fù)雜度不斷增大，用傳統(tǒng)原理圖方法進(jìn)行系統(tǒng)級(jí)芯片設(shè)計(jì)已不能滿(mǎn)足設(shè)計(jì)要求，而硬件描述語(yǔ)言(HDL，HardwareDescriptionLanguage)在進(jìn)行大規(guī)模數(shù)字系統(tǒng)設(shè)計(jì)時(shí)具有諸多優(yōu)勢(shì)，因此利用硬件描述語(yǔ)言進(jìn)行系統(tǒng)行為級(jí)設(shè)計(jì)已成為FPGA與ASIC設(shè)計(jì)的主流。目前最流行、最具代表性的硬件描述語(yǔ)言是美國(guó)國(guó)防部(DOD)開(kāi)發(fā)的VHDL(VHSICHardware Description Language)和GDA(Gateway DesignAutomation)公司開(kāi)發(fā)的Verilog HDL。
VHSIC代表Very High Speed IntegratedCircuit，因此VHDL即甚高速集成電路硬件描述語(yǔ)言。VHDL語(yǔ)法嚴(yán)格，1987年即成為IEEE標(biāo)準(zhǔn)，即IEEE STD1076-1987，1993年進(jìn)一步修訂成為IEEE STD 1076-1993。
VHDL作為IEEE標(biāo)準(zhǔn)，已得到眾多EDA公司支持，其主要優(yōu)點(diǎn)有：
● 描述能力強(qiáng)，支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和門(mén)級(jí)三個(gè)層次設(shè)計(jì);
● 可讀性好、移植性強(qiáng)，其源文件既是程序又是文檔，便于復(fù)用和交流;
● 支持自頂向下的設(shè)計(jì)和基于庫(kù)(Library-based)的設(shè)計(jì);
● 支持同步、異步及隨機(jī)電路的設(shè)計(jì);
● 與工藝無(wú)關(guān)，生命周期長(zhǎng)。
VHDL語(yǔ)言主要應(yīng)用在行為層和寄存器傳輸層，這兩層可充分發(fā)揮出VHDL面向高層的優(yōu)勢(shì)。利用VHDL實(shí)現(xiàn)數(shù)字電路的實(shí)質(zhì)是利用綜合工具將高層次描述轉(zhuǎn)化為低層次門(mén)級(jí)描述，其中綜合可分為三個(gè)層次：高層次綜合(High-LevelSynthesis)、邏輯綜合(Logic Synthesis)和版圖綜合(Layout Synthesis)。
基于VHDL的FPGA系統(tǒng)行為級(jí)設(shè)計(jì)
具體包括以下重要環(huán)節(jié)：設(shè)計(jì)輸入(Design Entry)、設(shè)計(jì)綜合(DesignSynthesis)、設(shè)計(jì)約束(Design Constraints)、設(shè)計(jì)實(shí)現(xiàn)(DesignImplement)、設(shè)計(jì)仿真(Design Simulation)和器件編程(Device Programming)。
設(shè)計(jì)輸入主要采用HDL(硬件描述語(yǔ)言)、ECS(Engineering SchematicCapture，原理圖編輯器)和FSM(Finite State Machine，有限狀態(tài)機(jī));
設(shè)計(jì)綜合就是依據(jù)邏輯設(shè)計(jì)描述和約束條件，利用開(kāi)發(fā)工具進(jìn)行優(yōu)化處理，將HDL文件轉(zhuǎn)變?yōu)橛布娐穼?shí)現(xiàn)方案，其實(shí)質(zhì)就是優(yōu)化設(shè)計(jì)目標(biāo)的過(guò)程;
設(shè)計(jì)約束主要包括設(shè)計(jì)規(guī)則約束、時(shí)間約束、面積約束三種，通常時(shí)間約束的優(yōu)先級(jí)高于面積約束;
設(shè)計(jì)實(shí)現(xiàn)對(duì)于FPGA分為編譯規(guī)劃、布局布線(xiàn)(P AR，Place AndRoute)、程序比特流文件產(chǎn)生;對(duì)于CPLD則是編譯、配置、比特流文件產(chǎn)生;
設(shè)計(jì)仿真分為功能仿真和時(shí)序時(shí)延仿真。功能仿真在設(shè)計(jì)輸入之后、綜合之前進(jìn)行，只進(jìn)行功能驗(yàn)證，又稱(chēng)為前仿真。時(shí)序時(shí)延仿真在綜合和布局布線(xiàn)之后進(jìn)行，能夠得到目標(biāo)器件的詳細(xì)時(shí)序時(shí)延信息，又稱(chēng)為后仿真;
器件編程是指在功能仿真與時(shí)序時(shí)延仿真正確的前提下，將綜合后形成的位流編程下載到具體的FPGA/CPLD芯片中，又稱(chēng)芯片配置。FPGA/CPLD編程下載通�？墒褂肑TAG編程器、PROM文件格式器和硬件調(diào)試器三種方式，其中JTAG(JointTest Action Group，聯(lián)合測(cè)試行動(dòng)組)是工業(yè)標(biāo)準(zhǔn)的IEEE1149.1邊界掃描測(cè)試的訪問(wèn)接口，用作編程功能可省去專(zhuān)用的編程接口，減少系統(tǒng)引出線(xiàn)，有利于各可編程邏輯器件編程接口的統(tǒng)一，因此應(yīng)用廣泛。
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