Pspice仿真電路不能過大如何解決

時(shí)間：2024-08-31 13:40:15 EDA技術(shù)培訓(xùn) 我要投稿

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Pspice仿真電路不能過大如何解決

　　在EDA學(xué)習(xí)中我們一定碰到過Pspice仿真電路不能過大的問題，那么怎么解決呢?下面YJBYS小編為大家整理了相關(guān)信息，希望對你有所幫助。

　　如何解決Pspice仿真電路不能過大的問題?

　　PSPICE仿真的是理想環(huán)境，除非你自己將一些寄生參數(shù)定義到回路中，所以RC過大或過小也不會(huì)計(jì)算到寄生參數(shù)中。

　　您這個(gè)問題有兩個(gè)可能，但兩種都是因?yàn)闀r(shí)間的關(guān)系：

　　1。因?yàn)镽C振蕩電路有一個(gè)關(guān)鍵參數(shù)就是響應(yīng)時(shí)間和振蕩頻率，所以如果過大，響應(yīng)時(shí)間太長或太短，導(dǎo)致在給定的時(shí)間里面沒有響應(yīng)或者太短而響應(yīng)的圖像不明顯;

　　2。就是你在設(shè)置模擬參數(shù)(EDIT SIMULATION)，就是你在放觸筆之前要編輯的一個(gè)模擬環(huán)境，那里有設(shè)置響應(yīng)時(shí)間，如果不能將那個(gè)時(shí)間跟RC響應(yīng)時(shí)間對應(yīng)，就不能顯示圖像。(看不太清您的圖，不過猜測應(yīng)該是您設(shè)置的時(shí)間太長了，如果您原來是響應(yīng)1S，您可以試著改成10ms,因?yàn)榭磮D片在零點(diǎn)那個(gè)位置好像有個(gè)脈沖)

　　所以如果您不改RC值，但是在設(shè)置模擬參數(shù)那里修改起始時(shí)間，保持時(shí)間......一樣能實(shí)現(xiàn)圖形的輸出的。

　　運(yùn)行Cadence16.2的Allegro PCB Editor時(shí)，在Setep→Use Preferences時(shí)出現(xiàn)以下提示對話框："No match found for 'my_favorites' in the search path ."

　　忽略后，改變Allegro PCB Editor工作時(shí)的環(huán)境變量(例如padpath、psmpath路徑等)，再保存的時(shí)候出現(xiàn)以下對話框:"changes not saved, cannot update the env file"

　　問題原因：

　　在軟件安裝時(shí)，需指定Cadence的工作路徑/HOME位置。若不采取軟件默認(rèn)設(shè)置，則需要人為修改系統(tǒng)變量home。出現(xiàn)該錯(cuò)誤，就是因?yàn)橹付ǖ墓ぷ髀窂脚c系統(tǒng)變量home值不符!

　　解決方法：

　　將pcbenv文件夾換一個(gè)位置，同時(shí)修改系統(tǒng)變量home的值即可。

　　1. 找到pcbenv文件夾(一般位于C:documents and settingsuser中)

　　2. 將其cut到某位置，如Cadence的安裝路徑

　　3. 右擊我的電腦→屬性→高級→環(huán)境變量，更改系統(tǒng)環(huán)境變量里home的值，將此值設(shè)為絕對路徑，指向pcbenv文件夾，例如E:program_filesCadence

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