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EDA考試復習試題
EDA考試即將開啟序幕，不知道做為考生的你準備好了嗎?在此小編收集了一些復習題，供大家參考練習之用，希望對大家有所幫助。
1.基于VHDL設計的仿真包括有①門級時序仿真、②行為仿真、③功能仿真和④前端功能仿真這四種，按照自頂向下的設計流程，其先后順序應該是：(D)
A.①②③④ B.②①④③ C.④③②① D.②④③①
2.執(zhí)行Quartus II的( B )命令，可以檢查設計電路錯誤。
A Create Default Symbol B Compiler----編譯 C Simulator ----時序仿真 D Timing Analyzer ---時序分析
3. 在設計輸入完成后，應立即對設計文件進行( C )。
A編輯 B 編譯 C 功能仿真 D時序仿真
4. 在VHDL中用( C )來把特定的結構體關聯(lián)一個確定的實體，為一個大型系統(tǒng)的設計提供管理和進行工程組織。
A輸入 B 輸出 C綜合 D配置
5 電子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率減少功耗(即面積優(yōu)化)及提高運行速度(即速度優(yōu)化)，下列方法( A )不屬于面積優(yōu)化。
A 流水線設計 B 資源共享 C 邏輯優(yōu)化 D 串行化
6 不完整地IF語句，其綜合結果可實現(xiàn)( )
A 時序邏輯電路 B 組合邏輯電路 C 雙向電路 D 三態(tài)控制電路
7.下面對利用原理圖輸入設計方法進行數(shù)字電路系統(tǒng)設計，那一種說法是不正確的( )。
A. 原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計;
B. 原理圖輸入設計方法一般是一種自底向上的設計方法;
C. 原理圖輸入設計方法無法對電路進行功能描述;
D. 原理圖輸入設計方法也可進行層次化設計。
8.在VHDL語言中，下列對進程(PROCESS)語句的語句結構及語法規(guī)則的描述中，不正確的是(C)。
A. PROCESS為一無限循環(huán)語句;敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動。
B. 敏感信號參數(shù)表中，不一定要列出進程中使用的所有輸入信號;
C. 進程由說明部分、結構體部分、和敏感信號三部分組成;
D. 當前進程中聲明的變量不可用于其他進程
9.IP核在EDA技術和開發(fā)中占有很重要的地位，提供VHDL硬件描述語言功能塊，但不涉及實現(xiàn)該功能模塊的具體電路的IP核為( C )
A 硬件IP B 固件IP C 軟件IP D 都不是
10.綜合是EDA設計的關鍵步驟，下面對綜合的描述中錯誤的是( )
A 綜合就是把抽象設計中的一種表示轉(zhuǎn)換成另一種表示的過程。
B 綜合就是將電路的高級語言轉(zhuǎn)換成低級的，可與FPGA/CPLD相映射的功能網(wǎng)表文件。
C 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。
D 綜合可理解為一種映射過程，并且這種映射關系是唯一的，即綜合結果是唯一的。
11.大規(guī)�？删幊唐骷饕蠧PLD和FPGA兩類，下面對FPGA結構與工作原理描述中，正確的是(C)
A FPGA全稱為復雜可編程邏輯器件
B FPGA是基于乘積項結構的可編程邏輯器件。
C 基于SRAM的FPGA器件，每次上電后必須進行一次配置。
D 在Altera公司生產(chǎn)的器件中，MAX7000系列屬于FPGA結構
12.大規(guī)�？删幊唐骷饕蠧PLD和FPGA兩類，其中CPLD通過(A)實現(xiàn)其邏輯功能。
A 可編程乘積項邏輯; B 查找表(LUT) C 輸入緩沖 D 輸出緩沖
13.進程中的信號賦值語句，其信號更新是(C)
A 按順序完成 B比變量更快完成 C 在進程最后完成 D 都不對
14.VHDL語言是一種結構化的語言，一個設計實體(電路模塊)包括實體說明與結構體兩部分，結構體描述(B)
A 器件的外部特性 B 器件的內(nèi)部功能 C 器件的綜合約束 D 器件外部特性與內(nèi)部功能
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