威盛VIA 筆試試題

威盛VIA 筆試試題
兩個(gè)positions, ASIC and VLSI:

VLSI： 1。解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。 2。說(shuō)說(shuō)靜

態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。 3。用一種編程語(yǔ)言寫(xiě)n!的算法。 4。畫(huà)出CMOS的圖，畫(huà)出

tow-to-one mux gate。 5。說(shuō)出你的最大弱點(diǎn)及改進(jìn)方法。 6。說(shuō)出你的理想。說(shuō)出你想

達(dá)到的目標(biāo)。 題目是英文出的，要用英文回答。 

ASIC: 1。一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing 2. 一個(gè)狀態(tài)機(jī)的

題目用verilog實(shí)現(xiàn) 不過(guò)這個(gè)狀態(tài)機(jī)話的實(shí)在比較差很容易誤解的 3. 卡諾圖寫(xiě)出邏輯表

達(dá)使... 4. 用邏輯們畫(huà)出D觸發(fā)器 5. 給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tc

k->q,還有 clock的delay,寫(xiě)出決定最大時(shí)鐘的因素同時(shí)給出表達(dá)式 6。c語(yǔ)言實(shí)現(xiàn)統(tǒng)計(jì)某

個(gè)cell在某.v文件調(diào)用的次數(shù)(這個(gè)題目真bt) 7 cache的主要部分什么的 8 Asic的desig

n flow.... 補(bǔ)充：用邏輯門(mén)畫(huà)D觸發(fā)器  

考試時(shí)間一個(gè)半小時(shí)。

【威盛VIA 筆試試題】相關(guān)文章：

威盛軟件部筆試題02-18

威盛軟件最新筆試題分享02-25

07威盛筆試題目 軟件部門(mén)11-21

威盛電子筆試經(jīng)驗(yàn)分享11-21

大家共享威盛筆試經(jīng)歷11-21

威盛電子嵌入式驅(qū)動(dòng)工程師筆試題11-21

威盛電子技術(shù)類(lèi)筆試篇11-21

ITT HR的筆試題目，筆試試題02-24

sony筆試題02-18

華碩筆試題02-18