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某些公司的電子類筆試題基礎(chǔ)
1、fpga和asic的概念，他們的區(qū)別。
答：fpga是可編程asic。asic:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。
2、建立時間(setup time)與保持時間(hold time)意思?
答：建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿(如上升沿有效)t時間到達(dá)芯片，這個t就是建立時間-setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 如果不滿足建立和保持時間的話，那么dff將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability(亞穩(wěn)態(tài))的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。
3、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?
答：在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
4、同步電路和異步電路的區(qū)別是什么?
答：同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。
5、什么是nmos、pmos、cmos?什么是增強(qiáng)型、耗盡型?什么是pnp、npn?他們有什么差別?
答：mos場效應(yīng)管即金屬-氧化物-半導(dǎo)體型場效應(yīng)管，英文縮寫為mosfet(metal-oxide-semiconductor field-effect-transistor)，屬于絕緣柵型。其主要特點是在金屬柵極與溝道之間有一層二氧化硅絕緣層，因此具有很高的輸入電阻(最高可達(dá)1015ω)。它也分n溝道管和p溝道管，符號如圖1所示。通常是將襯底(基板)與源極s接在一起。根據(jù)導(dǎo)電方式的不同，mosfet又分增強(qiáng)型、耗盡型。所謂增強(qiáng)型是指：當(dāng)vgs=0時管子是呈截止?fàn)顟B(tài)，加上正確的vgs后，多數(shù)載流子被吸引到柵極，從而“增強(qiáng)”了該區(qū)域的載流子，形成導(dǎo)電溝道。耗盡型則是指，當(dāng)vgs=0時即形成溝道，加上正確的vgs時，能使多數(shù)載流子流出溝道，因而“耗盡”了載流子，使管子轉(zhuǎn)向截止。
pnp與npn的區(qū)別在表面上是以pn結(jié)的方向來定義的，實際上是以三極管的結(jié)構(gòu)材料來區(qū)分的。pnp是兩邊的棒料是鎵，中間的是硅。鎵是第三主族的元素，其核外為三個電子，硅是第四主族的元素，其核外有四個電子，這樣在兩個pn的方向上的順序是p-n-n的關(guān)系;相反npn是兩邊的材料是硅，中間的是鎵，形成的pn結(jié)順序為n-p-n的關(guān)系。
順便說明：p的意思是在pn結(jié)上缺少電子，以空穴為主導(dǎo)電的材料，也叫p型材料;n的意思是在pn結(jié)上有多余的電子，以電子為主導(dǎo)電的材料，也叫n型材料。
突然找到一個別人整理好的版本：
1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子)
異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、fifo或ram的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統(tǒng)一的時鐘，狀態(tài)變化的時刻是不穩(wěn)定的，通常輸入信號只在電路處于穩(wěn)定狀態(tài)時才發(fā)生變化。也就是說一個時刻允許一個輸入發(fā)生變化，以避免輸入信號之間造成的競爭冒險。電路的穩(wěn)定需要有可靠的建立時間和持時間，待下面介紹。
同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時鐘控制下完成的。這些時序電路共享同一個時鐘clk，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。比如d觸發(fā)器，當(dāng)上升延到來時，寄存器把d端的電平傳到q輸出端。
在同步電路設(shè)計中一般采用d觸發(fā)器，異步電路設(shè)計中一般采用latch。
2、什么是同步邏輯和異步邏輯?(漢王筆試)
同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。
電路設(shè)計可分類為同步電路和異步電路設(shè)計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點—無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性—因此近年來對異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而intel pentium 4處理器設(shè)計，也開始采用異步電路設(shè)計。
異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、fifo或ram的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時鐘控制下完成的。這些時序電路共享同一個時鐘clk，而所有的狀態(tài)變化都是在時鐘的上升沿(或下降沿)完成的。
3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求?(漢王筆試)
線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)(漏極或者集電極開路)，由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應(yīng)加一個上拉電阻。(線或則是下拉電阻)
4、什么是setup 和holdup時間?(漢王筆試)
5、setup和holdup時間,區(qū)別.(南山之橋)
6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。(未知)
7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。(威盛via 2003.11.06 上海筆試試題)
時間(setup time)和保持時間(hold time)。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么dff將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。
8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。(仕蘭微電子)
9、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?(漢王筆試)
在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的(冗余)消去項，但是不能避免功能冒險，二是在芯片外部加電容。三是增加選通電路
在組合邏輯中，由于多少輸入信號變化先后不同、信號傳輸?shù)穆窂讲煌�，或是各種器件延遲時間不同(這種現(xiàn)象稱為競爭)都有可能造成輸出波形產(chǎn)生不應(yīng)有的尖脈沖(俗稱毛刺)，這種現(xiàn)象成為冒險。
10、你知道那些常用邏輯電平?ttl與coms電平可以直接互連嗎?(漢王筆試)
常用邏輯電平：ttl、cmos、lvttl、lvcmos、ecl(emitter coupled logic)、pecl(pseudo/positive emitter coupled logic)、lvds(low voltage differential signaling)、gtl(gunning transceiver logic)、btl(backplane transceiver logic)、etl(enhanced transceiver logic)、gtlp(gunning transceiver logic plus);rs232、rs422、rs485(12v，5v，3.3v);ttl和cmos不可以直接互連，由于ttl是在0.3-3.6v之間，而cmos則是有在12v的有在5v的。cmos輸出接到ttl是可以直接互連。ttl接到cmos需要在輸出端口加一上拉電阻接到5v或者12v。
cmos的高低電平分別為:vih>=0.7vdd,vil<=0.3vdd;voh>=0.9vdd,vol<=0.1vdd.
ttl的為:vih>=2.0v,vil<=0.8v;voh>=2.4v,vol<=0.4v.
用cmos可直接驅(qū)動ttl;加上拉電阻后,ttl可驅(qū)動cmos.
1、當(dāng)ttl電路驅(qū)動coms電路時，如果ttl電路輸出的高電平低于coms電路的最低高電平(一般為3.5v)，這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。
2、oc門電路必須加上拉電阻，以提高輸出的搞電平值。
3、為加大輸出引腳的驅(qū)動能力，有的單片機(jī)管腳上也常使用上拉電阻。
4、在coms芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。
5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強(qiáng)抗干擾能力。
6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
上拉電阻阻值的選擇原則包括:
1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大;電阻大，電流小。
2、從確保足夠的驅(qū)動電流考慮應(yīng)當(dāng)足夠小;電阻小，電流大。
3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理
//oc門電路必須加上拉電阻，以提高輸出的搞電平值。
oc門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平
在有時我們用oc門作驅(qū)動(例如控制一個led)灌電流工作時就可以不加上拉電阻
oc門可以實現(xiàn)“線與”運算
oc門就是 集電極開路輸出
總之加上拉電阻能夠提高驅(qū)動能力。
什么是oc門?
oc門，又稱集電極開路(漏極開路)與非門門電路，open collector(open drain)。為什么引入oc門? 實際使用中,有時需要兩個或兩個以上與非門的輸出端連接在同一條導(dǎo)線上，將這些與非門上的數(shù)據(jù)(狀態(tài)電平)用同一條導(dǎo)線輸送出去。因此，需要一種新的與非門電路—oc門來實現(xiàn)“線與邏輯”。
oc門主要用于3個方面：
1、實現(xiàn)與或非邏輯，用做電平轉(zhuǎn)換，用做驅(qū)動器。由于oc門電路的輸出管的集電極懸空，使用時需外接一個上拉電阻rp到電源vcc。oc門使用上拉電阻以輸出高電平，此外為了加大輸出引腳的驅(qū)動能力，上拉電阻阻值的選擇原則，從降低功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大;從確保足夠的驅(qū)動電流考慮應(yīng)當(dāng)足夠小。
2、線與邏輯，即兩個輸出端(包括兩個以上)直接互連就可以實現(xiàn)“and”的邏輯功能。在總線傳輸?shù)葘嶋H應(yīng)用中需要多個門的輸出端并聯(lián)連接使用，而一般ttl門輸出端并不能直接并接使用，否則這些門的輸出管之間由于低阻抗形成很大的短路電流(灌電流)，而燒壞器件。在硬件上，可用oc門或三態(tài)門(st門)來實現(xiàn)。 用oc門實現(xiàn)線與，應(yīng)同時在輸出端口應(yīng)加一個上拉電阻。
3、 三態(tài)門(st門)主要用在應(yīng)用于多個門輸出共享數(shù)據(jù)總線，為避免多個門輸出同時占用數(shù)據(jù)總線，這些門的使能信號(en)中只允許有一個為有效電平(如高電平)，由于三態(tài)門的輸出是推拉式的低阻輸出，且不需接上拉(負(fù)載)電阻，所以開關(guān)速度比oc門快，常用三態(tài)門作為輸出緩沖器。
11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)?
亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。
同步復(fù)位在時鐘沿采復(fù)位信號，完成復(fù)位動作。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。異步復(fù)位對復(fù)位信號要求比較高，不能有毛刺，如果其與時鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。
13、moore 與 meeley狀態(tài)機(jī)的特征。(南山之橋)
moore狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān),且只在時鐘邊沿到來時才會有狀態(tài)變化. mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān),而且與當(dāng)前輸入值有關(guān),這
14、多時域設(shè)計中,如何處理信號跨時域。(南山之橋)
不同的時鐘域之間信號通信時需要進(jìn)行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響，其中對于單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用fifo,雙口ram，握手信號等。
跨時域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的同步器同步后，才能進(jìn)入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當(dāng)同步的是地址時，一般該地址應(yīng)采用格雷碼，因為格雷碼每次只變一位，相當(dāng)于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步fifo的設(shè)計中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步fifo來解決問題。
我們可以在跨越clock domain時加上一個低電平使能的lockup latch以確保timing能正確無誤。
1、基爾霍夫定理的內(nèi)容是什么?
基爾霍夫定律包括電流定律和電壓定律
電流定律：在集總電路中，任何時刻，對任一節(jié)點，所有流出節(jié)點的支路電流的代數(shù)和恒等于零。
電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。
2、描述反饋電路的概念，列舉他們的應(yīng)用。
反饋，就是在電子系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。
反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。
負(fù)反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴(kuò)展放大器的通頻帶，自動調(diào)節(jié)作用。
電壓負(fù)反饋的特點：電路的輸出電壓趨向于維持恒定。
電流負(fù)反饋的特點：電路的輸出電流趨向于維持恒定。
3、有源濾波器和無源濾波器的區(qū)別
無源濾波器：這種電路主要有無源元件r、l和c組成
有源濾波器：集成運放和r、c組成，具有不用電感、體積小、重量輕等優(yōu)點。
集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻
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